Ang packaging ng semiconductor ay umunlad mula sa tradisyonal na 1D na mga disenyo ng PCB hanggang sa makabagong 3D hybrid bonding sa antas ng wafer. Binibigyang-daan ng advancement na ito ang interconnect spacing sa single-digit micron range, na may mga bandwidth na hanggang 1000 GB/s, habang pinapanatili ang mataas na energy efficiency. Sa ubod ng mga advanced na teknolohiya ng packaging ng semiconductor ay ang 2.5D na packaging (kung saan ang mga bahagi ay inilalagay nang magkatabi sa isang intermediary layer) at 3D na packaging (na kinabibilangan ng patayo na pagsasalansan ng mga aktibong chips). Ang mga teknolohiyang ito ay mahalaga para sa hinaharap ng mga sistema ng HPC.
Ang 2.5D packaging technology ay nagsasangkot ng iba't ibang intermediary layer na materyales, bawat isa ay may sariling mga pakinabang at disadvantages. Ang mga intermediary layer ng Silicon (Si), kabilang ang mga ganap na passive na silicon na wafer at mga localized na silicon bridge, ay kilala sa pagbibigay ng pinakamahusay na mga kakayahan sa mga wiring, na ginagawang perpekto ang mga ito para sa high-performance na computing. Gayunpaman, ang mga ito ay magastos sa mga tuntunin ng mga materyales at pagmamanupaktura at nahaharap sa mga limitasyon sa lugar ng packaging. Upang pagaanin ang mga isyung ito, ang paggamit ng mga localized na silicon bridge ay dumarami, na estratehikong gumagamit ng silicon kung saan ang pinong functionality ay kritikal habang tinutugunan ang mga hadlang sa lugar.
Ang mga organikong intermediary layer, gamit ang fan-out molded plastics, ay isang mas cost-effective na alternatibo sa silicon. Mayroon silang mas mababang dielectric na pare-pareho, na binabawasan ang pagkaantala ng RC sa pakete. Sa kabila ng mga kalamangan na ito, ang mga organic na intermediary layer ay nagpupumilit na makamit ang parehong antas ng pagbabawas ng tampok na interconnect gaya ng packaging na nakabatay sa silicon, na nililimitahan ang kanilang paggamit sa mga aplikasyon ng computing na may mataas na pagganap.
Ang mga glass intermediary layer ay nakakuha ng malaking interes, lalo na kasunod ng kamakailang paglulunsad ng Intel ng glass-based na test vehicle packaging. Nag-aalok ang salamin ng ilang mga pakinabang, tulad ng adjustable coefficient ng thermal expansion (CTE), mataas na dimensional na katatagan, makinis at patag na mga ibabaw, at ang kakayahang suportahan ang paggawa ng panel, na ginagawa itong isang promising na kandidato para sa mga intermediary layer na may mga kakayahan sa mga wiring na maihahambing sa silicon. Gayunpaman, bukod sa mga teknikal na hamon, ang pangunahing disbentaha ng mga glass intermediary layer ay ang hindi pa nabubuong ecosystem at kasalukuyang kakulangan ng malakihang kapasidad ng produksyon. Habang tumatanda ang ecosystem at bumubuti ang mga kakayahan sa produksyon, ang mga teknolohiyang nakabatay sa salamin sa semiconductor packaging ay maaaring makakita ng karagdagang paglaki at pag-aampon.
Sa mga tuntunin ng 3D packaging technology, ang Cu-Cu bump-less hybrid bonding ay nagiging isang nangungunang makabagong teknolohiya. Ang advanced na pamamaraan na ito ay nakakamit ng mga permanenteng interconnection sa pamamagitan ng pagsasama-sama ng mga dielectric na materyales (tulad ng SiO2) sa mga naka-embed na metal (Cu). Ang Cu-Cu hybrid bonding ay maaaring makamit ang mga puwang na mas mababa sa 10 microns, kadalasan sa single-digit micron range, na kumakatawan sa isang makabuluhang pagpapabuti sa tradisyonal na micro-bump na teknolohiya, na may bump spacings na humigit-kumulang 40-50 microns. Kabilang sa mga bentahe ng hybrid bonding ang tumaas na I/O, pinahusay na bandwidth, pinahusay na 3D vertical stacking, mas mahusay na power efficiency, at nabawasan ang mga parasitic effect at thermal resistance dahil sa kawalan ng bottom filling. Gayunpaman, ang teknolohiyang ito ay kumplikado sa paggawa at may mas mataas na gastos.
Ang 2.5D at 3D na mga teknolohiya sa packaging ay sumasaklaw sa iba't ibang mga diskarte sa packaging. Sa 2.5D na packaging, depende sa pagpili ng intermediary layer na materyales, maaari itong ikategorya sa silicon-based, organic-based, at glass-based na intermediary layer, tulad ng ipinapakita sa figure sa itaas. Sa 3D packaging, ang pagbuo ng micro-bump na teknolohiya ay naglalayong bawasan ang mga dimensyon ng spacing, ngunit ngayon, sa pamamagitan ng paggamit ng hybrid bonding technology (isang direktang paraan ng koneksyon ng Cu-Cu), ang mga dimensyon ng single-digit na spacing ay maaaring makamit, na nagmamarka ng makabuluhang pag-unlad sa larangan. .
**Mga Pangunahing Teknolohikal na Trend na Panoorin:**
1. **Mas Malaking Intermediary Layer Areas:** Nahulaan dati ng IDTechEx na dahil sa kahirapan ng mga silicon intermediary layer na lumalampas sa 3x reticle size na limitasyon, ang 2.5D silicon bridge solution ay malapit nang palitan ang mga silicon intermediary layer bilang pangunahing pagpipilian para sa packaging ng mga HPC chips. Ang TSMC ay isang pangunahing tagapagtustos ng 2.5D silicon intermediary layer para sa NVIDIA at iba pang nangungunang mga developer ng HPC tulad ng Google at Amazon, at kamakailan ay inihayag ng kumpanya ang mass production ng unang henerasyon nitong CoWoS_L na may 3.5x na laki ng reticle. Inaasahan ng IDTechEx na magpapatuloy ang trend na ito, na may mga karagdagang pagsulong na tinalakay sa ulat nito na sumasaklaw sa mga pangunahing manlalaro.
2. **Panel-Level Packaging:** Ang panel-level na packaging ay naging isang makabuluhang pokus, gaya ng naka-highlight sa 2024 Taiwan International Semiconductor Exhibition. Ang paraan ng packaging na ito ay nagbibigay-daan para sa paggamit ng mas malalaking intermediary layer at nakakatulong na bawasan ang mga gastos sa pamamagitan ng paggawa ng mas maraming pakete nang sabay-sabay. Sa kabila ng potensyal nito, kailangan pa ring tugunan ang mga hamon tulad ng warpage management. Ang pagtaas ng katanyagan nito ay sumasalamin sa lumalaking demand para sa mas malaki, mas cost-effective na intermediary layer.
3. **Glass Intermediary Layers:** Ang salamin ay umuusbong bilang isang malakas na materyal na kandidato para sa pagkamit ng pinong mga wiring, maihahambing sa silicon, na may mga karagdagang bentahe tulad ng adjustable CTE at mas mataas na pagiging maaasahan. Ang mga glass intermediary layer ay katugma din sa panel-level na packaging, na nag-aalok ng potensyal para sa high-density na mga wiring sa mas mapapamahalaang gastos, na ginagawa itong isang promising na solusyon para sa hinaharap na mga teknolohiya ng packaging.
4. **HBM Hybrid Bonding:** Ang 3D copper-copper (Cu-Cu) hybrid bonding ay isang pangunahing teknolohiya para sa pagkamit ng ultra-fine pitch vertical interconnections sa pagitan ng mga chips. Ginamit ang teknolohiyang ito sa iba't ibang produkto ng high-end na server, kabilang ang AMD EPYC para sa mga stacked na SRAM at CPU, pati na rin ang MI300 series para sa pag-stack ng mga bloke ng CPU/GPU sa I/O dies. Inaasahang may mahalagang papel ang hybrid bonding sa mga pagsulong ng HBM sa hinaharap, lalo na para sa mga DRAM stack na lampas sa 16-Hi o 20-Hi na mga layer.
5. **Co-Packaged Optical Devices (CPO):** Sa lumalaking demand para sa mas mataas na data throughput at power efficiency, ang optical interconnect technology ay nakakuha ng malaking atensyon. Ang mga co-packaged optical device (CPO) ay nagiging pangunahing solusyon para sa pagpapahusay ng I/O bandwidth at pagbabawas ng pagkonsumo ng enerhiya. Kung ikukumpara sa tradisyunal na paghahatid ng kuryente, ang optical na komunikasyon ay nag-aalok ng ilang mga pakinabang, kabilang ang mas mababang signal attenuation sa malalayong distansya, nabawasan ang sensitivity ng crosstalk, at makabuluhang pagtaas ng bandwidth. Ginagawa ng mga kalamangan na ito ang CPO na isang mainam na pagpipilian para sa data-intensive, energy-efficient na mga sistema ng HPC.
**Mga Pangunahing Market na Panoorin:**
Ang pangunahing merkado na nagtutulak sa pagbuo ng 2.5D at 3D na mga teknolohiya sa packaging ay walang alinlangan ang high-performance computing (HPC) na sektor. Ang mga advanced na paraan ng packaging na ito ay mahalaga para madaig ang mga limitasyon ng Moore's Law, na nagbibigay-daan sa mas maraming transistor, memory, at interconnection sa loob ng isang pakete. Ang agnas ng mga chips ay nagbibigay-daan din para sa pinakamainam na paggamit ng mga node ng proseso sa pagitan ng iba't ibang mga functional na bloke, tulad ng paghihiwalay ng mga bloke ng I/O mula sa mga bloke sa pagpoproseso, na higit na nagpapahusay ng kahusayan.
Bilang karagdagan sa high-performance computing (HPC), ang iba pang mga merkado ay inaasahan din na makamit ang paglago sa pamamagitan ng paggamit ng mga advanced na teknolohiya sa packaging. Sa sektor ng 5G at 6G, ang mga inobasyon gaya ng mga packaging antenna at cutting-edge chip solution ay humuhubog sa hinaharap ng mga arkitektura ng wireless access network (RAN). Makikinabang din ang mga autonomous na sasakyan, dahil sinusuportahan ng mga teknolohiyang ito ang pagsasama-sama ng mga sensor suite at mga computing unit para magproseso ng malaking halaga ng data habang tinitiyak ang kaligtasan, pagiging maaasahan, compactness, power at thermal management, at cost-effectiveness.
Ang mga consumer electronics (kabilang ang mga smartphone, smartwatch, AR/VR device, PC, at workstation) ay lalong nakatuon sa pagproseso ng mas maraming data sa mas maliliit na espasyo, sa kabila ng mas malaking diin sa gastos. Ang advanced na semiconductor packaging ay gaganap ng isang mahalagang papel sa trend na ito, kahit na ang mga paraan ng packaging ay maaaring iba mula sa mga ginagamit sa HPC.
Oras ng post: Okt-25-2024